本人出席2014 ISEEE國際會議，此會議主要是由IEEE Sapporo Section, Japan贊助協辦，於日本北海道札幌舉辦。本次會議的領域主要包含有Computer and Information Science及 Electronics and Electrical Engineering兩大領域。我們所發表的論文為是採口頭報告議程，發表的題目為A Low Phase Noise All-Digital Programmable DLL-Based Clock Generator。本論文提出一個以延遲鎖定迴路為基礎的低相位雜訊全數位可程式化之時脈產生器，此晶片採用0.18微米、1.8V電壓的標準製程實現。整體電路主要是由一個多相位的延遲鎖定迴路及一個可程式化控制的頻率倍頻器所組成。量測結果表示輸入頻率可以為100 MHz至600 MHz，輸出頻率可以為100 MHz至1.2GHz，當輸出頻率為800 MHz時，其相位雜訊在1MHz偏移頻率下為-112.36 dBc，其全部功率消耗為23.87 mW，而晶片的面積為0.14 mm^2。此提出的全數位式時脈產生器易於跟不同的製程整合並具有低相位雜訊及低功耗的特點。此次會議除了可以看到相近領域的研究發表外，也接觸到不同領域的研究，有助於個人未來研究的深度及應用面的提升。